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* Copyright (c) 2021, NXP
*
* SPDX-License-Identifier: Apache-2.0
*/
#include <nxp/nxp_rt11xx.dtsi>
/ {
cpus {
/delete-node/ cpu@0;
};
/*
* SRAM0 & SRAM1 are available only to the M4 core. EDMA_LPSR interrupts are connected
* to the M4 core alone, hence this EDMA controller has been designated M4 only.
* GPIO's 9, 11 are available to both M4 and M7 cores, however the GPIO interrupts are
* only accessible to the M4.
*
* Refer to Chapter 3 of the Reference Manual
*/
soc {
/delete-node/ dma-controller@40070000;
sram0: memory@1ffe0000 {
compatible = "mmio-sram";
reg = <0x1ffe0000 DT_SIZE_K(128)>;
};
sram1: memory@20000000 {
compatible = "zephyr,memory-region", "mmio-sram";
reg = <0x20000000 DT_SIZE_K(128)>;
zephyr,memory-region = "SRAM1";
};
/*
* M4 uses different addresses from the M7 core for GPIO2 and
* GPIO3, see pg. 1364 of RT1160 ref manual for example
*/
gpio2: gpio@40130000 {
compatible = "nxp,imx-gpio";
reg = <0x40130000 0x4000>;
interrupts = <102 0>, <103 0>;
label = "GPIO_2";
gpio-controller;
#gpio-cells = <2>;
};
gpio3: gpio@40134000 {
compatible = "nxp,imx-gpio";
reg = <0x40134000 0x4000>;
interrupts = <104 0>, <105 0>;
label = "GPIO_3";
gpio-controller;
#gpio-cells = <2>;
};
sai1: sai@40404000 {
dmas = <&edma_lpsr0 0 54>, <&edma_lpsr0 0 55>;
dma-names = "rx", "tx";
nxp,tx-dma-channel = <0>;
nxp,rx-dma-channel = <1>;
};
sai2: sai@40408000 {
dmas = <&edma_lpsr0 0 56>, <&edma_lpsr0 0 57>;
dma-names = "rx", "tx";
nxp,tx-dma-channel = <3>;
nxp,rx-dma-channel = <4>;
};
sai3: sai@4040c000 {
dmas = <&edma_lpsr0 0 58>, <&edma_lpsr0 0 59>;
dma-names = "rx", "tx";
nxp,tx-dma-channel = <5>;
nxp,rx-dma-channel = <6>;
};
sai4: sai@40c40000 {
dmas = <&edma_lpsr0 0 60>, <&edma_lpsr0 0 61>;
dma-names = "rx", "tx";
nxp,tx-dma-channel = <7>;
nxp,rx-dma-channel = <8>;
};
lpuart1: uart@4007c000 {
dmas = <&edma_lpsr0 1 8>, <&edma_lpsr0 2 9>;
dma-names = "tx", "rx";
};
lpuart2: uart@40080000 {
dmas = <&edma_lpsr0 3 10>, <&edma_lpsr0 4 11>;
dma-names = "tx", "rx";
};
lpuart3: uart@40084000 {
dmas = <&edma_lpsr0 5 12>, <&edma_lpsr0 6 13>;
dma-names = "tx", "rx";
};
lpuart4: uart@40088000 {
dmas = <&edma_lpsr0 7 14>, <&edma_lpsr0 8 15>;
dma-names = "tx", "rx";
};
lpuart5: uart@4008c000 {
dmas = <&edma_lpsr0 9 16>, <&edma_lpsr0 10 17>;
dma-names = "tx", "rx";
};
lpuart6: uart@40090000 {
dmas = <&edma_lpsr0 11 18>, <&edma_lpsr0 12 19>;
dma-names = "tx", "rx";
};
lpuart7: uart@40094000 {
dmas = <&edma_lpsr0 13 20>, <&edma_lpsr0 14 21>;
dma-names = "tx", "rx";
};
lpuart8: uart@40098000 {
dmas = <&edma_lpsr0 15 22>, <&edma_lpsr0 16 23>;
dma-names = "tx", "rx";
};
lpuart9: uart@4009c000 {
dmas = <&edma_lpsr0 17 24>, <&edma_lpsr0 18 25>;
dma-names = "tx", "rx";
};
lpuart10: uart@400a0000 {
dmas = <&edma_lpsr0 19 26>, <&edma_lpsr0 20 27>;
dma-names = "tx", "rx";
};
lpuart11: uart@40c24000 {
dmas = <&edma_lpsr0 21 28>, <&edma_lpsr0 22 29>;
dma-names = "tx", "rx";
};
lpuart12: uart@40098000 {
dmas = <&edma_lpsr0 23 30>, <&edma_lpsr0 24 31>;
dma-names = "tx", "rx";
};
};
};
&gpio1 {
interrupts = <100 0>, <101 0>;
};
&gpio4 {
interrupts = <106 0>, <107 0>;
};
&gpio5 {
interrupts = <108 0>, <109 0>;
};
/*
* GPIO 7-11 share the same interrupt on the CM4.
* the gpio driver only supports one of these gpio devices having an interrupt
* populated.
*/
&gpio12 {
interrupts = <61 0>, <62 0>;
};
&gpio13 {
interrupts = <93 0>;
};
/* Set default power states for CM4 cpu */
&cpu1 {
cpu-power-states = <&idle &suspend>;
};
/*
* GPIO pinmux options. These options define the pinmux settings
* for GPIO ports on the package, so that the GPIO driver can
* select GPIO mux options during GPIO configuration.
*/
&gpio1{
pinmux = <&iomuxc_gpio_emc_b1_00_gpio_mux1_io00>,
<&iomuxc_gpio_emc_b1_01_gpio_mux1_io01>,
<&iomuxc_gpio_emc_b1_02_gpio_mux1_io02>,
<&iomuxc_gpio_emc_b1_03_gpio_mux1_io03>,
<&iomuxc_gpio_emc_b1_04_gpio_mux1_io04>,
<&iomuxc_gpio_emc_b1_05_gpio_mux1_io05>,
<&iomuxc_gpio_emc_b1_06_gpio_mux1_io06>,
<&iomuxc_gpio_emc_b1_07_gpio_mux1_io07>,
<&iomuxc_gpio_emc_b1_08_gpio_mux1_io08>,
<&iomuxc_gpio_emc_b1_09_gpio_mux1_io09>,
<&iomuxc_gpio_emc_b1_10_gpio_mux1_io10>,
<&iomuxc_gpio_emc_b1_11_gpio_mux1_io11>,
<&iomuxc_gpio_emc_b1_12_gpio_mux1_io12>,
<&iomuxc_gpio_emc_b1_13_gpio_mux1_io13>,
<&iomuxc_gpio_emc_b1_14_gpio_mux1_io14>,
<&iomuxc_gpio_emc_b1_15_gpio_mux1_io15>,
<&iomuxc_gpio_emc_b1_16_gpio_mux1_io16>,
<&iomuxc_gpio_emc_b1_17_gpio_mux1_io17>,
<&iomuxc_gpio_emc_b1_18_gpio_mux1_io18>,
<&iomuxc_gpio_emc_b1_19_gpio_mux1_io19>,
<&iomuxc_gpio_emc_b1_20_gpio_mux1_io20>,
<&iomuxc_gpio_emc_b1_21_gpio_mux1_io21>,
<&iomuxc_gpio_emc_b1_22_gpio_mux1_io22>,
<&iomuxc_gpio_emc_b1_23_gpio_mux1_io23>,
<&iomuxc_gpio_emc_b1_24_gpio_mux1_io24>,
<&iomuxc_gpio_emc_b1_25_gpio_mux1_io25>,
<&iomuxc_gpio_emc_b1_26_gpio_mux1_io26>,
<&iomuxc_gpio_emc_b1_27_gpio_mux1_io27>,
<&iomuxc_gpio_emc_b1_28_gpio_mux1_io28>,
<&iomuxc_gpio_emc_b1_29_gpio_mux1_io29>,
<&iomuxc_gpio_emc_b1_30_gpio_mux1_io30>,
<&iomuxc_gpio_emc_b1_31_gpio_mux1_io31>;
};
&gpio10{
pinmux = <&iomuxc_gpio_ad_33_gpio10_io00>,
<&iomuxc_gpio_ad_34_gpio10_io01>,
<&iomuxc_gpio_ad_35_gpio10_io02>,
<&iomuxc_gpio_sd_b1_00_gpio10_io03>,
<&iomuxc_gpio_sd_b1_01_gpio10_io04>,
<&iomuxc_gpio_sd_b1_02_gpio10_io05>,
<&iomuxc_gpio_sd_b1_03_gpio10_io06>,
<&iomuxc_gpio_sd_b1_04_gpio10_io07>,
<&iomuxc_gpio_sd_b1_05_gpio10_io08>,
<&iomuxc_gpio_sd_b2_00_gpio10_io09>,
<&iomuxc_gpio_sd_b2_01_gpio10_io10>,
<&iomuxc_gpio_sd_b2_02_gpio10_io11>,
<&iomuxc_gpio_sd_b2_03_gpio10_io12>,
<&iomuxc_gpio_sd_b2_04_gpio10_io13>,
<&iomuxc_gpio_sd_b2_05_gpio10_io14>,
<&iomuxc_gpio_sd_b2_06_gpio10_io15>,
<&iomuxc_gpio_sd_b2_07_gpio10_io16>,
<&iomuxc_gpio_sd_b2_08_gpio10_io17>,
<&iomuxc_gpio_sd_b2_09_gpio10_io18>,
<&iomuxc_gpio_sd_b2_10_gpio10_io19>,
<&iomuxc_gpio_sd_b2_11_gpio10_io20>,
<&iomuxc_gpio_disp_b1_00_gpio10_io21>,
<&iomuxc_gpio_disp_b1_01_gpio10_io22>,
<&iomuxc_gpio_disp_b1_02_gpio10_io23>,
<&iomuxc_gpio_disp_b1_03_gpio10_io24>,
<&iomuxc_gpio_disp_b1_04_gpio10_io25>,
<&iomuxc_gpio_disp_b1_05_gpio10_io26>,
<&iomuxc_gpio_disp_b1_06_gpio10_io27>,
<&iomuxc_gpio_disp_b1_07_gpio10_io28>,
<&iomuxc_gpio_disp_b1_08_gpio10_io29>,
<&iomuxc_gpio_disp_b1_09_gpio10_io30>,
<&iomuxc_gpio_disp_b1_10_gpio10_io31>;
};
&gpio11{
pinmux = <&iomuxc_gpio_disp_b1_11_gpio11_io00>,
<&iomuxc_gpio_disp_b2_00_gpio11_io01>,
<&iomuxc_gpio_disp_b2_01_gpio11_io02>,
<&iomuxc_gpio_disp_b2_02_gpio11_io03>,
<&iomuxc_gpio_disp_b2_03_gpio11_io04>,
<&iomuxc_gpio_disp_b2_04_gpio11_io05>,
<&iomuxc_gpio_disp_b2_05_gpio11_io06>,
<&iomuxc_gpio_disp_b2_06_gpio11_io07>,
<&iomuxc_gpio_disp_b2_07_gpio11_io08>,
<&iomuxc_gpio_disp_b2_08_gpio11_io09>,
<&iomuxc_gpio_disp_b2_09_gpio11_io10>,
<&iomuxc_gpio_disp_b2_10_gpio11_io11>,
<&iomuxc_gpio_disp_b2_11_gpio11_io12>,
<&iomuxc_gpio_disp_b2_12_gpio11_io13>,
<&iomuxc_gpio_disp_b2_13_gpio11_io14>,
<&iomuxc_gpio_disp_b2_14_gpio11_io15>,
<&iomuxc_gpio_disp_b2_15_gpio11_io16>;
};
&gpio12{
pinmux = <&iomuxc_lpsr_gpio_lpsr_00_gpio12_io00>,
<&iomuxc_lpsr_gpio_lpsr_01_gpio12_io01>,
<&iomuxc_lpsr_gpio_lpsr_02_gpio12_io02>,
<&iomuxc_lpsr_gpio_lpsr_03_gpio12_io03>,
<&iomuxc_lpsr_gpio_lpsr_04_gpio12_io04>,
<&iomuxc_lpsr_gpio_lpsr_05_gpio12_io05>,
<&iomuxc_lpsr_gpio_lpsr_06_gpio12_io06>,
<&iomuxc_lpsr_gpio_lpsr_07_gpio12_io07>,
<&iomuxc_lpsr_gpio_lpsr_08_gpio12_io08>,
<&iomuxc_lpsr_gpio_lpsr_09_gpio12_io09>,
<&iomuxc_lpsr_gpio_lpsr_10_gpio12_io10>,
<&iomuxc_lpsr_gpio_lpsr_11_gpio12_io11>,
<&iomuxc_lpsr_gpio_lpsr_12_gpio12_io12>,
<&iomuxc_lpsr_gpio_lpsr_13_gpio12_io13>,
<&iomuxc_lpsr_gpio_lpsr_14_gpio12_io14>,
<&iomuxc_lpsr_gpio_lpsr_15_gpio12_io15>;
};
&gpio13{
pinmux = <&iomuxc_snvs_wakeup_gpio13_io00>,
<&iomuxc_snvs_pmic_on_req_gpio13_io01>,
<&iomuxc_snvs_pmic_stby_req_gpio13_io02>,
<&iomuxc_snvs_gpio_snvs_00_gpio13_io03>,
<&iomuxc_snvs_gpio_snvs_01_gpio13_io04>,
<&iomuxc_snvs_gpio_snvs_02_gpio13_io05>,
<&iomuxc_snvs_gpio_snvs_03_gpio13_io06>,
<&iomuxc_snvs_gpio_snvs_04_gpio13_io07>,
<&iomuxc_snvs_gpio_snvs_05_gpio13_io08>,
<&iomuxc_snvs_gpio_snvs_06_gpio13_io09>,
<&iomuxc_snvs_gpio_snvs_07_gpio13_io10>,
<&iomuxc_snvs_gpio_snvs_08_gpio13_io11>,
<&iomuxc_snvs_gpio_snvs_09_gpio13_io12>;
};
&gpio2{
pinmux = <&iomuxc_gpio_emc_b1_32_gpio_mux2_io00>,
<&iomuxc_gpio_emc_b1_33_gpio_mux2_io01>,
<&iomuxc_gpio_emc_b1_34_gpio_mux2_io02>,
<&iomuxc_gpio_emc_b1_35_gpio_mux2_io03>,
<&iomuxc_gpio_emc_b1_36_gpio_mux2_io04>,
<&iomuxc_gpio_emc_b1_37_gpio_mux2_io05>,
<&iomuxc_gpio_emc_b1_38_gpio_mux2_io06>,
<&iomuxc_gpio_emc_b1_39_gpio_mux2_io07>,
<&iomuxc_gpio_emc_b1_40_gpio_mux2_io08>,
<&iomuxc_gpio_emc_b1_41_gpio_mux2_io09>,
<&iomuxc_gpio_emc_b2_00_gpio_mux2_io10>,
<&iomuxc_gpio_emc_b2_01_gpio_mux2_io11>,
<&iomuxc_gpio_emc_b2_02_gpio_mux2_io12>,
<&iomuxc_gpio_emc_b2_03_gpio_mux2_io13>,
<&iomuxc_gpio_emc_b2_04_gpio_mux2_io14>,
<&iomuxc_gpio_emc_b2_05_gpio_mux2_io15>,
<&iomuxc_gpio_emc_b2_06_gpio_mux2_io16>,
<&iomuxc_gpio_emc_b2_07_gpio_mux2_io17>,
<&iomuxc_gpio_emc_b2_08_gpio_mux2_io18>,
<&iomuxc_gpio_emc_b2_09_gpio_mux2_io19>,
<&iomuxc_gpio_emc_b2_10_gpio_mux2_io20>,
<&iomuxc_gpio_emc_b2_11_gpio_mux2_io21>,
<&iomuxc_gpio_emc_b2_12_gpio_mux2_io22>,
<&iomuxc_gpio_emc_b2_13_gpio_mux2_io23>,
<&iomuxc_gpio_emc_b2_14_gpio_mux2_io24>,
<&iomuxc_gpio_emc_b2_15_gpio_mux2_io25>,
<&iomuxc_gpio_emc_b2_16_gpio_mux2_io26>,
<&iomuxc_gpio_emc_b2_17_gpio_mux2_io27>,
<&iomuxc_gpio_emc_b2_18_gpio_mux2_io28>,
<&iomuxc_gpio_emc_b2_19_gpio_mux2_io29>,
<&iomuxc_gpio_emc_b2_20_gpio_mux2_io30>,
<&iomuxc_gpio_ad_00_gpio_mux2_io31>;
};
&gpio3{
pinmux = <&iomuxc_gpio_ad_01_gpio_mux3_io00>,
<&iomuxc_gpio_ad_02_gpio_mux3_io01>,
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&gpio4{
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&gpio5{
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&gpio6{
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&gpio7{
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&gpio8{
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&gpio9{
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